2024年华数杯全国大学生数学建模竞赛B题VLSI电路单元的自动布局.pdf资源-CSDN文库

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2024 年华数杯全国大学生数学建模竞赛题目

（请先阅读“华数杯数学建模竞赛论文格式规范与提交说明”）

B 题 VLSI 电路单元的自动布局

超大规模集成电路（VLSI，Very Large Scale Integration）将大量电路单元集

成于单一芯片。随着设计复杂度增加，如今开展 VLSI 设计已离不开电子设计自

动化（EDA，Electronic Design Automation）工具的支持。EDA 作为算法密集型

产业，需要对数千种情境进行快速设计探索，是国家关键技术领域。其中，电路

单元的自动布局是 EDA 研究的核心问题之一。

电路单元的自动布局旨在矩形布局区域内确定所有电路单元位置，以最小化

单元之间总连接线长并避免单元重叠。由于这是一个 NP-难问题，通常分为全局

布局和详细布局两个步骤。全局布局大致确定单元位置，允许单元重叠；详细布

局则消除重叠并进一步优化。本问题聚焦于全局布局，将电路单元视为不同大小

的矩形，矩形内分散有若干个连线接口，电路单元之间通过连线接口形成若干组

连接关系。全局布局的目标是最小化总连接线长，同时满足单元密度约束。总连

接线长等于每组有连接关系的电路单元的线长之和。由于布局阶段尚未实际布线，

每组线长通常可通过半周长线长（HPWL，Half-Perimeter Wirelength）或直线型

斯坦纳最小树（RSMT，Rectilinear Steiner Minimal Tree）估计，要求连线水平或

竖直。HPWL 为连线接口外接矩形周长的一半，RSMT 为通过插入斯坦纳点构建

的线段长度之和。单元密度约束通过将矩形布局区域网格化后计算。每个网格的

单元密度等于与网格重叠的电路单元面积和网格面积的比值，限制不超过特定阈

值。附件 1 提供全局布局的中间状态，包括每组有连接关系的电路单元及其连线

接口名称、连线接口坐标和对应的 HPWL 和 RSMT 线长。附件 2 给出布局区域

尺寸、网格划分粒度和密度阈值、电路单元的尺寸、坐标及其连线接口的基本信

息。

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