基于Vivado+Ego1设计的密码锁(移动通信网络实验)【100012703】

# 借助 Vivado 和 Ego1 实验平台设计的密码锁 ## 一．引言 移动通信网络实验课程以软硬件结合的方式进行实践教学。完成 FPGA 基础实验后并要求自主设计一个完整的程序，并在硬件平台上实现逻辑功能。本次课程报告的设计以“密码锁”展开，在 Ego1 硬件平台上实现可操作的逻辑。具体将包括到基本的时钟及复位按钮，调节按钮及相应的 LED 灯来改变当前模式，一组 LED 流水灯倒计时设计，七段数码管分段显示及实时修改数字密码并显示当前锁的状态等。 实验需要预先学习的知识包括 VerilogHD 语法学习，Vivado 软件使用学习，Ego1 板卡相关端口学习。 通过本次课程的学习，下面将对“密码锁”逻辑程序的具体设计流程展开说明。具体包括实验环境，设计原理，设计方案，实验测试与结果分析，设计总结几个部分。 ## 二．实验环境 操作系统：Window10；设计软件：Vivado2017.4；硬件平台：Ego1； ## 三．设计原理 ### 1.Verilog 基础 硬件描述语言(HDL)是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化(EDA)工具进行仿真，再自动综合到门级电路，再用 ASIC 或 FPGA 实现其功能。 HD 设计流程：如图 1 所示  图 1HD 设计流程图 Verilog 基本语法:一个复杂电路系统的完整 VerilogHD 模型是由若干个 VerilogHD 模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用 VerilogHD 语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。VerilogHD 行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和 RT 级的模型设计。这种行为描述语言具有以下功能： 可描述顺序执行或并行执行的程序结构。 用延迟表达式或事件表达式来明确地控制过程的启动时间。 通过命名的事件来触发其它过程里的激活行为或停止行为。 提供了条件、if-else、case、循环程序结构。 提供了可带参数且非零延续时间的任务(task)程序结构。 提供了可定义新的操作符的函数结构(function)。 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 VerilogHD 语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。 ### 2.Vivado 软件设计平台 概述：Vivado 设计分为 ProjectMode 和 Non-projectMode 两种模式，一般简单设计中，我们常用的是 ProjectMode。 使用 Vivado 设计的基本流程：如图 2 所示  图 2Vivado 设计流程 ### 3.Ego1 硬件实验平台 EGO1 是依元素科技基于 XilinxArtix-7FPGA 研发的便携式数模混合基础教学平台。EGO1 配备的 FPGA(XC7A35T-1CSG324C)具有大容量高性能等特点，能实现较复杂的数字逻辑设计；在 FPGA 内可以构建 MicroBlaze 处理器系统，可进行 SoC 设计。该平台拥有丰富的外设，以及灵活的通用扩展接口。 系统时钟：EGO1 搭载一个 100MHz 的时钟芯片，输出的时钟信号直接与 FPGA 全局时钟输入引脚（P17）相连。若设计中还需要其他频率的时钟，可以采用 FPGA 内部的 MMCM 生成。 按键：两个专用按键分别用于逻辑复位 RST（S6）和擦除 FPGA 配置 PROG（S5），当设计中不需要外部触发复位时，RST 按键可以用作其他逻辑触发功能。开关：开关包括 8 个拨码开关和一个 8 位 DIP 开关，管脚约束如图 3 所示  图 3 开关管脚约束 LED 灯：LED 在 FPGA 输出高电平时被点亮。管脚约束如图 4 所示  图 4LED 管脚约束 七段数码管：数码管为共阴极数码管，即公共极输入低电平。共阴极由三极管驱动，FPGA 需要提供正向信号。同时段选端连接高电平，数码管上的对应位置才可以被点亮。因此，FPGA 输出有效的片选信号和段选信号都应该是高电平。管脚约束如图 5 所示  图 5 七段数码管管脚约束 ## 四．设计方案 ### 1.密码锁端口预设 对模块管脚定义与预设： | 管脚 | 类型 | 位宽 | 功能 | | ------------- | ------ | ---- | ---------------------- | | number1[3:0] | input | 4 | 前四位数码管数字信息 | | number2[3:0] | input | 4 | 后四位数码管数字信息 | | numbit[7:0] | input | 8 | 数字显示位信息 | | ledbit[7:0] | output | 8 | 数码管显示位信息 | | ledshow[6:0] | output | 7 | 前四位数码管每段信息 | | ledshow2[6:0] | output | 7 | 后四位数码管每段信息 | | sys_clk | input | 1 | 总时钟 | | rst_n | input | 1 | 重置清零信号 | | left_button | input | 1 | 左键选中情况 | | right_button | input | 1 | 右键选中情况 | | up_button | input | 1 | 上键选中情况 | | down_button | input | 1 | 下键选中情况 | | middle_button | input | 1 | 中键选中情况 | | lock_status | input | 1 | 是否为锁住状态 | | read_status | input | 1 | 是否为检验密码状态 | | load_status | input | 1 | 是否为修改密码状态 | | is_jmp[7:0] | input | 8 | 当前选中位（实现闪烁） | 创建 lock.v 的 source 文件，创建 lock 模块初始化硬件输入输出需要的端口：  定义状态端口等逻辑端口：  定义密码与显示变量：   ### 2.密码锁状态分类 建立模式与状态联系：  密码锁状态分为待解锁，解锁超时失败和解锁成功三个状态，分别用字符 CALL，FAI 和-HCC（个人姓名缩写，胡成成）三个字符在数码管上展示。其中字符代号在后面可视化设计中给出。   ### 3.密码锁开锁逻辑 左右选择相应的数码管位置 ``` class Person attr_reader :name, :age def initialize(name, age) @name, @age = name, age end def <=>(person) # Comparison operator for sorting @age <=> person.age end def to_s "#@name (#@age)" end end group = [ Person.new("Bob", 33), Person.new("Chris", 16), Person.new("Ash", 23) ] puts group.sort.reverse ``` 上下调节数码管对应位置的数字（0~9），�