一种应用于超高速ADC中6G_8GHz的高精度正交时钟产生电路.pdf

正交时钟产生电路是通信系统中的关键组件，尤其在正交频分复用（OFDM）通信系统中，正交时钟被广泛应用于时间交织模拟数字转换器（ADC）中。正交时钟的相位偏差和时钟抖动都会对通信系统的性能产生重要影响。本文提出了一种应用于超高速ADC中的正交时钟产生电路设计，主要针对6G至8GHz的频率范围。 文章的作者来自复旦大学专用集成电路与系统国家重点实验室，他们提出了一种宽带输出相位可调的正交注入锁定分频器，其设计目的是通过调节注入信号和耦合信号的能量来改善由于器件失配和工艺偏差所导致的正交信号相位误差。通过设计一个基于LC压控振荡器的电荷泵型锁相环（PLL），作者们实现了在5.8GHz至6.5GHz和7.1GHz至8.3GHz的频率范围内输出正交时钟，并使得正交相位的平均误差小于0.26度，满足了系统设计的预设指标。 正交时钟的产生方式主要有三种，包括采用正交压控振荡器（QVCO）、多相滤波器和设计压控振荡器工作在二倍频处再经过分频器产生正交信号。QVCO虽然工作频率较低，但设计难度大，不适合对相位噪声和正交失配要求较高的超高速应用。多相滤波器的窄带特性和复杂结构也使其在实际应用中存在缺点。相比之下，二分频法因设计简单、高正交相位精度以及可以同时优化相位噪声和正交失配等优点，而成为本研究的基础。 为了减小系统功耗并提高分频器的锁定范围，文章提出了一种基于直接注入法的注入锁定分频器（ILFD）。该方法采用串联耦合方式产生正交信号，能够分别优化相位噪声和正交失配，并通过注入信号的能量调节实现输出相位的调节。这样，就能够改善因器件失配和工艺偏差等因素所引起的正交相位失配，从而输出高精度的正交时钟。该研究基于TSMC 65nm CMOS工艺设计了一个锁相环，仿真结果显示锁相环的VCO能够工作在11.6GHz至13GHz和14.2GHz至16.6GHz两个频段，正交二分频器的锁定范围为9GHz至20GHz，平均相位误差小于0.26度。 文章还讨论了超高速模数转换器（ADC）在光通信技术中的应用，以及多通道并行的时间交织结构在突破ADC速度瓶颈中的应用。由于通道间的各种失配和多相采样时钟的问题会严重制约时间交织ADC的采样精度，因此研究如何设计高精度的多相时钟产生电路成为了一个重要的研究课题。 在光通信技术领域，由于光通信技术拥有巨大的带宽和极高的传输速率，它已成为通信应用领域的首选技术。光通信中的核心芯片——超高速模数转换器（ADC）因此成为国内外研究的热点。本文的研究成果对于提升时间交织ADC的性能、优化通信系统的整体性能具有重要意义，有助于推动通信领域的技术进步。 本文提出了针对超高速ADC应用的高精度正交时钟产生电路设计，通过深入分析和实验验证，解决了正交信号相位偏差和时钟抖动的问题，为光通信领域的技术发展和应用推广提供了重要的技术支持。